可堪后摩爾時代的破局者的創(chuàng)新技術中，混合鍵合（Hybrid Bonding）是其中之一。
當摩爾定律逼近物理極限，傳統(tǒng)互連技術已無法滿足高性能計算、人工智能和存儲芯片對能效與集成度的需求?；旌湘I合這項直接實現(xiàn)銅-銅與氧化物-氧化物鍵合的技術，正成為異構集成領域的核心引擎。根據(jù)機構Yole的統(tǒng)計及預測，2020年全球混合鍵合設備市場規(guī)模達到3.2億美元，預計2027年D2W/W2W市場規(guī)模將分別攀升至2.3億/5.1億美元，年復合增長率（CAGR）達69%/16%，遠超半導體行業(yè)整體增速，凸顯該領域強勁增長潛力。
Yole Group《High-End Performance Packaging 2025》報告收錄
既然混合鍵合在先進半導體領域的應用中擔任如此重要的角色，本文將對混合鍵合的關鍵技術和應用進行進一步的探索和研討。
什么是混合鍵合？
這里我們談論的混合鍵合是一種先進的半導體封裝技術，可實現(xiàn)芯片間銅-銅和氧化物-氧化物的直接連接，無需微凸塊（Micro-bump）的輔助結構，從而實現(xiàn)電路的互聯(lián)。這種方法顯著提高了互連密度、電氣性能和優(yōu)異的熱效率，使其成為下一代半導體器件制造的關鍵技術。
混合鍵合工藝從晶圓的表面處理開始，晶圓經過化學機械平坦化（CMP）以獲得超平坦的表面。此步驟確保銅和氧化硅層都得到充分的暴露以進行鍵合。表面準備好后，晶圓被精確地面對面對準。鍵合可以在室溫下進行，但通常會進行退火步驟以加強金屬間的連接，從而形成堅固且高度可靠的互連。
混合鍵合目前主要分為D2W/W2W兩種類型, 分別對于小尺寸/大尺寸芯片具有成本的優(yōu)勢；在芯片對晶圓（die-to-wafer）混合鍵合中，單個芯片被切割并清潔以去除污染物，然后被翻轉并對準到目標晶圓上。通過等離子體活化技術改變表面特性來增強粘附力，確保鍵合牢固且無缺陷。晶圓對晶圓（wafer-to-wafer）鍵合遵循類似的流程，但省去了其中一個晶圓的切割和清潔步驟，降低了污染風險并提高了效率，晶圓對晶圓鍵合大規(guī)模應用在圖像傳感器CIS和3D NAND存儲器的制造工藝中。
混合鍵合的原理示意圖
綜上描述，混合鍵合技術的關鍵是提供鍵合界面的平整度，清潔度和活化度，以保證最終鍵合界面質量的可靠度。目前混合鍵合在高性能計算、AI芯片和先進存儲芯片等先進器件的架構中迅速獲得批量應用，通過實現(xiàn)超高密度的互連，推動了半導體封裝的創(chuàng)新并重新塑造芯片設計的根本邏輯。
混合鍵合的生態(tài)系統(tǒng)概述
目前集成電路制造商（IDM）和晶圓代工廠（Foundry）在開發(fā)混合鍵合解決方案方面處于領先地位，各個廠商會針對其所在的特定市場去構建專有知識產權（IP）和獨有專利來區(qū)分和保護其工藝技術。如臺積電（TSMC）的先進芯片集成平臺（SoIC）應用混合鍵合技術可針對邏輯和存儲芯片的異構集成實現(xiàn)9 µm間距的互連；英特爾（Intel）的 Foveros Direct技術專為先進的芯粒（chiplet）架構實現(xiàn)了銅-銅的直接鍵合；而三星（Samsung）則利用其在3D NAND和高帶寬存儲器（HBM）方面的專業(yè)技術積累，開發(fā)了適用于AI和高性能計算（HPC）芯片的混合鍵合系統(tǒng)性解決方案。隨著對更強的計算解決方案需求的增長，這些廠商將持續(xù)開發(fā)擴展其混合鍵合的技術能力。
混合鍵合生態(tài)系統(tǒng)背后有著一個市場潛力巨大的設備和材料供應鏈，為混合鍵合提供了所需的精密制造體系?；瘜W機械平坦化（CMP）確保晶圓表面的平坦度，等離子體技術增強鍵合界面的活化特性，高精度鍵合設備實現(xiàn)了晶圓亞微米級的對準和放置，退火系統(tǒng)提供了銅-銅鍵合后的擴散過程。應用材料（Applied Materials）、東京電子（Tokyo Electron）和 ASM Pacific等公司為全球混合鍵合市場的頭部設備和系統(tǒng)供應商，其中最為關鍵的鍵合設備為其市場應用的主要增量設備。根據(jù)機構TrendForce的統(tǒng)計數(shù)據(jù)，ASMPT、Hanmi半導體、Besi、SEMES(韓國三星電子子公司)、K&S及Shibaura為鍵合設備的主流供應商。ASMPT在其2Q24業(yè)績會上宣布已獲得混合鍵合設備訂單；Besi不斷迭代其混合鍵合工藝，推出的8800 Ultra Accurate C2W混合鍵合機鍵合精度達到200nm，而下一代設備精度有望提升至100nm。此外，三星電子子公司SEMES也正在積極布局和開發(fā)鍵合用設備。
混合鍵合設備供應鏈生態(tài)
盡管混合鍵合的工藝流程多數(shù)在晶圓廠完成，但封裝廠對于混合鍵合流程后芯片的最終封裝和測試也仍然至關重要。鍵合完成后，堆疊后的晶圓仍需要減薄、塑封和后續(xù)的測試，最終才能集成到終端產品中。全球頭部封裝廠ASE、Amkor和長電科技（JCET）等公司也在積極調整其工藝流程以支持基于混合鍵合的芯片設計需求，確保與Chiplet架構、HBM芯片和其他先進邏輯器件的兼容性。
混合鍵合在多個產品領域的應用需求不斷增長，包括消費電子、高性能計算和AI訓練等場景。智能手機中的堆疊式CMOS圖像傳感芯片受益于混合鍵合帶來的高精細間距的互連，從而提高了像素密度和信號傳輸性能。HBM芯片作為AI加速器、GPU顯卡和數(shù)據(jù)中心處理器的關鍵組成部分，依賴混合鍵合實現(xiàn)了儲存單元的高密度集成。尖端芯片的設計方面如邏輯芯片CPU/GPU之間也在探索用混合鍵合技術進行直接堆疊，以降低互連延遲并提高鏈路能效。
隨著傳統(tǒng)半導體的微縮接近其物理極限，混合鍵合正成為下一代芯片架構的關鍵賦能技術。通過推動從二維平面的集成向3D集成和先進封裝的過渡，該技術在重塑半導體設計和制造方面發(fā)揮著至關重要的作用。
混合鍵合的關鍵制程控制
混合鍵合需要對特定的關鍵步驟進行精確控制，以確保芯片之間可靠的物理和電氣連接。其中三個最關鍵的能力控制是平坦度、清潔度和鍵合對準度。其他技術的應用，如硅通孔（TSV）、先進測試和量檢測，也在混合鍵合在大規(guī)模制造中發(fā)揮著重要的作用。
超平坦的表面 (CMP)：混合鍵合通過化學機械平坦化（CMP）來得到完美平坦的表面。晶圓之間的鍵合力只有在表面緊密接觸時才有效，任何不平整都可能導致鍵合缺陷和電氣故障。CMP技術確保銅和氧化層的共面性，從而實現(xiàn)無縫鍵合。
污染控制的清潔度：混合鍵合對顆粒極其敏感，即使是微小的碎屑也可能導致鍵合缺陷。先進的清潔技術在鍵合前去除污染物，等離子體活化用于提高鍵合強度并減少表面雜質。
高精度對準：每個需鍵合的焊盤必須完美對準才能使電氣連接正常工作。未對準的鍵合可能導致電氣失效，尤其是在互連間距縮小到3µm或更小時。鍵合設備中的紅外（IR）成像通過穿透硅片來幫助芯片的對準，而高精度的放置裝置確保了每個芯片在鍵合時的準確位置。比如一片300mm的晶圓可能有數(shù)萬個鍵合焊盤，這意味著即使微小的對準誤差都可能導致鍵合缺陷。
全球技術先進的半導體廠商都正在不斷提高混合鍵合的良率、對準精度和工藝效率，以使混合鍵合具有更靈活的擴展性，使得其應用領域不斷拓展，從智能手機的圖像傳感器到AI的處理器而無所不在。
混合鍵合應用路線圖
互連間距長期以來一直是評估混合鍵合能力的主要指標。目前相對成熟的晶圓對晶圓工藝 (W2W) 已經可以實現(xiàn)1 µm間距的互連，并有可能在今年年末達到0.5 µm。對于芯片對晶圓工藝(D2W)，目前大規(guī)模生產中最精細的間距是9 µm，但廠商的目標是在 2027年達到3 µm，并在不久的將來，行業(yè)的目標是在芯片對晶圓鍵合中實現(xiàn)1 µm間距互聯(lián)。
除了互聯(lián)間距，應用市場對混合鍵合堆疊的高度也越來越關注。比如高帶寬存儲器（HBM）就是一個最近比較流行的案例，存儲器制造商包括韓國三星，海力士和美光的目標是在基礎邏輯芯片上堆疊 16層或更多層的DRAM芯片。整個行業(yè)都在致力于改進混合鍵合的其他工藝技術，例如降低退火溫度、實現(xiàn)自對準鍵合以及開發(fā)防止探針測試導致的焊盤損傷的技術。
混合鍵合的發(fā)展路線
混合鍵合也為3D 集成的未來提供了一個非常有前景的解決方案，優(yōu)化了半導體先進封裝面臨的許多挑戰(zhàn)。隨著芯片設計成本的增加和光罩尺寸的限制，先進的系統(tǒng)級芯片（SoC）設計正朝著結構化的轉變。這種技術涉及將原本SoC芯片內的功能塊拆分成獨立的“芯粒（chiplets）”，然后通過如互連以構成一個新的形式的SoC集成模塊。然而，這種技術應用通常伴隨著性能缺陷，例如帶寬降低、延遲增加、用于額外物理層（PHY）的空間浪費以及更高的功耗。
為了克服這些問題，設計人員正在尋求使用混合鍵合等先進封裝技術，它提供的芯粒間的集成性能比傳統(tǒng)互連更接近SoC片上的性能。雖然當前的2.5D 解決方案（如橋接芯片和硅中介層）使用間距為 25 µm的銅柱微凸塊（µ-bumps），但這些仍然依賴橫向布線，要求芯粒需彼此相鄰放置，這也限制了緊湊、高性能設計的需求。相比之下，混合鍵合技術已在大規(guī)模生產中達到9 µm的間距，并預計隨著行業(yè)發(fā)展將縮小到1 µm的間距。更重要的是，混合鍵合通過允許芯粒通過垂直堆疊來實現(xiàn)真正的3D集成，解決了浪費空間的橫向布線缺陷。這使得混合鍵合成為更高效、提供更高性能的關鍵解決方案。
3D 集成的挑戰(zhàn)
盡管混合鍵合為3D集成提供了一個新的垂直維度，但它也帶來了一系列的自身挑戰(zhàn)。其中最主要問題是良率。在堆疊配置中，如果任何一顆芯片失效，整個堆疊結構都會受到影響。這個問題通過使用已知合格芯片（KGD）的方案來解決，這也是為什么芯片對晶圓 (D2W)鍵合在 3D集成中更受青睞的原因。然而，處理單個芯片也帶來了額外的問題，例如切割碎屑造成的污染等。為了緩解這個問題，必須采用了激光切割和等離子切割等先進技術來確保更清潔的鍵合界面。
堆疊鍵合中的熱管理也構成了重大的挑戰(zhàn)。其中邏輯芯片更容易產生熱量，在堆疊結構中，這些熱量必須有效的散發(fā)。堆疊的層數(shù)越多，熱管理就越發(fā)困難。由此產生的熱失效可能會限制3D 集成的優(yōu)勢。為了解決這些問題，開發(fā)先進的3D熱分析工具來評估散熱問題成為必須的選項。
混合鍵合在HBM芯片中的應用
高帶寬存儲器（HBM）正處于存儲器技術的前沿，為 AI、圖形和高性能計算等應用提供了所需的高速數(shù)據(jù)傳輸性能。然而，為了滿足不斷增長的內存需求，給HBM的垂直擴展帶來了重大挑戰(zhàn)，特別是在垂直維度和整體封裝外形尺寸方面的限制。根據(jù) JEDEC 標準，HBM 結構的高度必須保持在 HBM3 的 720 µm 以內，HBM3E 及以后則為 775 µm。隨著HBM堆疊的DRAM芯片數(shù)量從8或12層增加到16、20 甚至24層，如何將增加的堆疊高度裝入設定的封裝外形尺寸內成為新的挑戰(zhàn)。
為了滿足這一要求，HBM中每層DRAM芯片的厚度和它們之間的堆疊間隙都必須減小。使用傳統(tǒng)的熱壓鍵合（thermo-compression bonding）方法，HBM 模塊的持續(xù)微縮將變得越來越困難?；旌湘I合技術提供了一個有前景的解決方案。通過直接將硅通孔（TSV）鍵合到銅焊盤上，消除了對焊料凸塊和填隙聚合物的需求，創(chuàng)建了無間隙互連。這種無間隙結構提高了 HBM 堆疊密度并增加了帶寬，為未來 HBM的尺寸微縮提供了明顯的優(yōu)勢。
隨著HBM芯片制造商持續(xù)評估和實施混合鍵合技術，這將有望推動高性能存儲器技術的下一波創(chuàng)新，實現(xiàn)更緊湊、更高密度和更高帶寬的HBM模塊。
滲透率與未來趨勢
混合鍵合技術在多個半導體領域的應用正在加速。目前，圖像傳感器的市場滲透率接近100%，混合鍵合已成為高性能圖像傳感應用的標準。在高帶寬存儲器（HBM）市場，隨著HBM3在2025年底向 HBM4過渡，混合鍵合采用率預計將發(fā)生顯著轉變。到2029年，預計混合鍵合將用于幾乎所有的HBM器件制造。NAND 市場正處于混合鍵合采用的早期階段，長江儲存(YMTC)通過其Xtacking技術已成為全球領先的混合鍵合NAND產品供應商，其他主要參與者如鎧俠和西部數(shù)據(jù)將在2025年增加混合鍵合的使用，三星、美光和 SK 海力士預計將在 2026 年進入該市場，到2029年，混合鍵合預計將占據(jù)NAND 三分之二的市場應用。
混合鍵合有望成為半導體行業(yè)下一階段增長的基礎技術。隨著從圖像傳感器到高帶寬存儲器到AI等各種應用對更高互連密度、更低功耗和更緊湊外形尺寸的需求加劇，混合鍵合技術為這些挑戰(zhàn)提供了可行的解決方案。憑借其超越傳統(tǒng)凸塊技術限制的優(yōu)異互連擴展能力，混合鍵合將在下一代半導體器件的中發(fā)揮著關鍵的作用。
本文轉載自：SEMI
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