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套刻誤差的定義是兩層圖形結(jié)構(gòu)中心之間的平面距離。隨著集成電路的層數(shù)不斷增多，多重圖形和多重曝光的光刻工藝被廣泛應(yīng)用，不同步驟形成的電路圖形之間的套刻精度愈發(fā)重要。套刻誤差過(guò)大形成的錯(cuò)位，會(huì)導(dǎo)致整個(gè)電路失效報(bào)廢。套刻誤差測(cè)量設(shè)備，用于確保不同層級(jí)電路圖形，和同一層電路圖形的正確對(duì)齊和放置。套刻誤差測(cè)量通常在每道光刻步驟后進(jìn)行。

套刻誤差測(cè)量有光學(xué)顯微成像（IBO）、光學(xué)衍射成像（DBO）、掃描電子顯微鏡（SEM-OL）三種方法。光學(xué)顯微成像設(shè)備比較常用，通過(guò)光學(xué)顯微系統(tǒng)獲得兩層套刻目標(biāo)圖形的數(shù)字化圖形，然后通過(guò)軟件算法定位每一層圖形的邊界位置，進(jìn)一步計(jì)算出中心位置，從而獲得套刻誤差；光學(xué)衍射設(shè)備將一束單色平行光，照射到不同層套刻目標(biāo)的光柵上，通過(guò)測(cè)量衍射射束強(qiáng)度的不確定性來(lái)確定誤差。掃描電子顯微鏡的主要用于刻蝕后的最終套刻誤差測(cè)量，對(duì)應(yīng)的目標(biāo)圖形尺寸更小，但測(cè)量速度較慢。

國(guó)際半導(dǎo)體技術(shù)路線圖（international technology roadmap for semiconductor，ITRS）對(duì)每一個(gè)技術(shù)節(jié)點(diǎn)的光刻工藝都提出了套刻誤差的要求，如表1所示。從表中可以看出，隨著技術(shù)節(jié)點(diǎn)的推進(jìn)，關(guān)鍵光刻層允許的對(duì)準(zhǔn)偏差（即套刻誤差）是以大約80%的比例縮小。例如，20nm節(jié)點(diǎn)中關(guān)鍵層的套刻誤差要求（mean+3σ）是8.0nm。

表1 每一個(gè)技術(shù)節(jié)點(diǎn)允許的套刻誤差 (圖片來(lái)源自網(wǎng)絡(luò))

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